division avec VHDL

[LOLOBOB]

salut svp qq m'aide pour ce mini probleme,
je vais faire la simple division entre deux nombres :
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity arrondi is
Port ( clk : in STD_LOGIC;
a : in bit_vector (2 downto 0);
b : in bit_vector (2 downto 0);
rar : out STD_LOGIC_VECTOR (2 downto 0));
end arrondi;

architecture Behavioral of arrondi is

begin
rar <= a / b; ===> INCORRECT
end Behavioral;

svp qq m'indique la faute
et merci

[jaja]

tu ne peu pas diviser en numérique il faus ke tu utilise des registre a décalage en en electronique il n'existe pas de composant qui te divise deux nombre pareil pour la multiplication ces pour cela que tu as une erreur sur ton code car le simulateur na pas reussi a synthétiser ta division je sais pour faire une multiplaction on utilise des registre a decalage!!!!!!!!!!!!

[alexandre]

Salut
Uilise In signed (2 downto 0) plutot que bit vector. Normalement avec la librairie arith ca devraitr marche.