Electronique numérique et logique programmable

Electronique numérique / Circuits logiques programmables EPLD, CPLD, FPGA d'Altera ou de Xilinx VHDL, Verilog ou SystemC

Modérateur : Modérateur

MOHAMED

Electronique numérique et logique programmable

Message par MOHAMED »

voici mon probleme
j'ai un probleme au niveau de simulation d'un IP MiniUART (avec wishbone)(télechargé d'opencores)
or
j'ai pu simuler TX (unité de transmission) ; mais je n'ai pas arrivé à simuler RX (unité de reception) ;et les deux en meme temps
_ comment faire pour regler les deux horloges
_ WB CLK (wishbone)
_WB CLK br (interne)
_et comment positionner les deux bits (start ; stop) par rapport aux deux horloges
Merci à l'avance

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