Simulation des fonctions logiques avec Active-HDL version3.3

Electronique numérique / Circuits logiques programmables EPLD, CPLD, FPGA d'Altera ou de Xilinx VHDL, Verilog ou SystemC

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DEFO

Simulation des fonctions logiques avec Active-HDL version3.3

Message par DEFO »

Salu tout le monde !J'ai besoin de quelques explications sur la simulation des fonctions logiques avec le logiciel Active-HDL version 3.3 de cypress.Mon problème se trouve au niveau du choix des types de signaux lorsqu'on veut visualiser le chronogramme de la fonction simulée

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