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Hello tout le monde,

Le but de cette discussion n'est pas de trouver le quel est le meilleur mais quels sont les différences entre eux.

J'ai trouvé quelques éléments, à vous de compléter ou de me corriger.

- La syntaxe des deux langages est différente. Verilog s'inspire du C.
- Tous les deux sont des standards libres.
- Le Verilog est de plus bas niveau que le VHDL et est donc plus utilisé pour le développement d'ASIC.
- Avec le VHDL, on a la possibilité d'utiliser des librairies, pas avec le Verilog.

a+
JP

Oui il y déjà ca comme différence, mais il faut savoir aussi que en Verilog tu as beaucoup moins de type de données possibles. Verilog me donne l'impression d'être destiné plus au bas niveau. Ainsi en Verilog tu peux facilement décrire un shéma électronique niveau transistor. VHDL est plus haut niveau.

Une autre différence mais pas au niveau du langage c est que Verilog est utilisé beaucoup plus au states et VHDL en europe.

Niveau d'un projet il est préférable d'utiliser VHDL, pour de gros projet je parle. Avec VHDL tu as plein de statements styles Configuration, generate, generic et package qui vont t'aider pour de gros projets. Dans Verilog tu as pas tout ca.

En fait les deux langages sont tres proches et leur réel difference quand tu fais du design se retrouve au niveau de leur syntax ;o)

Il y aussi d'autres langages : Abel (plus beaucoup utilisé) et SystemC. SystemC est trés différent mais pour qu'il passe en synthèse tu dois au finish l'écrire comme tu ferais en vhdl ou verilog.

D'autre part il existe pour chaque langage une version analogique qui te permet de faire des simulations. Donc tu as un VHDL - AMS, Verilog - AMS et un SystemC - AMS. J ai eu l'occasion de faire du VHDL-AMS et j ai trouve assez sympa. Surtout si tu fais du mixed signal car il faut savoir que VHDL-AMS support bien sur le VHDL. Tu peux donc faire des blocs numériques raccordés avec des blocs analogique.

Bref voila je peux rien dire d autre. Ma science s arrete la.

A+